設計エラーを回避するにはハードウェア製作前にSIMPLISでエラーを特定しましょう!

回路設計したものをPCBやICなどのハードウェアとして製作する前に、SIMPLISによるバーチャル(仮想)プロトタイプとしてシステム性能をテストすることで、設計エラーの50%以上を発見することができます。
下の各項目をクリックすると、SIMPLISを使った検証方法について簡単なデモがご覧いただけます。

  1. ラインと負荷の変動率
  2. ステップラインと負荷の動的応答
  3. ボード線図 – ゲインとフェーズの余裕
  4. レイアウト前の損失/ストレス解析
  5. 起動/シャットダウン/故障状態の性能
  6. 結論

 

ラインと負荷の変動率

スイッチング電源の完全な非線形スイッチング時間領域モデルを使い、ラインと負荷の変動率を測定することは、ほとんどのシミュレータでは不可能です。しかし、電源が定常状態にさえなれば測定できる設計要件は数多くあります。
SIMPLISは、それぞれのラインと負荷の状態に対して、出力電圧と出力電力の波形を3つの定常状態の変換サイクルで平均化することにより、ラインと負荷の変動率を測定するために必要な情報を短時間で収集することができます。
以下のサイトからこの説明がご覧いただけます。ここをクリックすると回路図がダウンロード出来ます

http://www.youtube.com/watch?v=4zVd4lAwjZE

よく新規のお客様から「SIMPLISはSpiceとどう違うのか?」という質問を受けますが、この例が一つの答えを示しています-SIMPLISがSpiceと明らかに異なる点の一つは、周期スイッチングシステムの定常状態の動作点を素早く特定できることです。SIMPLISは、非常に長い時間をかけて回路の過渡シミュレーションを行わなくても、DC-DCコンバータ等の回路の定常状態リミットサイクルを特定することができます。この回路例では、RAMが2Gの2GHzのノートパソコンで、DC-DCコンバータの定常状態の動作点を5秒間(CPU時間)で特定し、さらに1秒間(CPU時間)で定常状態の変換サイクル3つの波形を計算しています。

ステップラインと負荷の応答

高di/dtのステップ負荷要件を満たすためには最低いくつの出力キャパシタが必要かを判断するために、SIMPLISがよく使用されます。この用途でのSIMPLISの使い方について、IBMのKevin Covi氏が非常によい設計例をまとめていますので、参考にしてください。: design example
以下のサイトから負荷要件についての説明がご覧いただけます。使用したサンプル回路もダウンロードできます。

Download File: Self Oscillating Converter: step-line-and-load-transient.sxsch
http://www.youtube.com/watch?v=wLXS7mqqnZA

設計エラーを発見する手段としてハードウェア測定を使用すると、出力電流が上がり、DC-DCコンバータが小さくなるにつれて高コストになります。実際、不要な寄生を生じさせることなく、高速な過渡電流を物理的に測定することがますます困難になってきています。このようなケースでは、シミュレーションは測定よりも有意義な結果を出すことができます。

この例でも、SIMPLISの周期動作点(POP)解析の威力を確認することができます。スイッチング電源のステップ負荷やステップラインの応答を測定するためには、既知の定常状態を基準として測定を行う必要があります。SIMPLISは、最初の定常状態の測定を行うために長時間の過渡解析を行わなくても、対象システムの周期動作点(POP)を素早く特定することができます。

 

ボード線図

SIMPLISの機能の中で特に好評なのは、DC-DCコンバータの完全スイッチング非線形時間領域モデルに対して、平均モデルを導かなくてもAC解析を行える点です。 これを説明するサンプル回路がダウンロードできます。Download this example circuit

以下のサイトからAC解析についての説明をご覧いただけます。

http://www.youtube.com/watch?v=F5APrCYOxAQ
SIMPLISのAC解析は、実際のハードウェア測定の結果と一致することで知られています。平均モデルを作成する必要がないため、解析中にシステム性能に関する情報が無視されることはありません。もし実験室での正確な測定結果とSIMPLISモデルとの間に差異があれば、その原因は時間領域動作の重要な側面にあります-その側面とは、当初は重要性が低いとみなされ、最初のシミュレーションモデルから漏れていた部分です。ほとんどの場合、その重要な要素を特定し、適切にモデリングを行うことにより、大規模回路の動作についての理解が深まることでしょう。

 

レイアウト前の損失/ストレス解析

スイッチモード電源のフィールドでの故障の主な原因は、コンポーネントに過大なストレスが加わることです。こういった設計上の欠点は、ハードウェアの測定では発見が容易でなく、これがトラブルの一因となっています。レイアウトの寄生問題はこの時点ではまだほとんどわかっていなくても、最初のハードウェア化をする前に設計上の不備を突き止める上で、バーチャルプロトタイプは非常に有効です。

このレイアウト情報が事前になくても、設計エラーの50%以上を発見することができるため、レイアウトの寄生パラメーターが推定値であったり無視されている場合でも、損失解析/ストレス解析を行う価値があります。
このサンプル回路をダウンロードできます。 Download this example circuit

以下のサイトから損失/ストレス解析についての説明をご覧いただけます。

http://www.youtube.com/watch?v=ct1jp726W4M

デバイスが、バーチャルプロトタイプのより理想的なケースにおける制限ぎりぎり、または制限を超えて動作している場合には、設計プロセスの早い段階でその事実を設計者に伝える必要があります。バーチャルプロトタイプにより予測されたデバイスの損失やストレスが、レイアウトの寄生により軽減されることは稀です。もし、寄生がデバイスの損失やストレスの軽減に重要な役割を果たす場合には、その寄生の値が設計の非常に重要な要素になります。いずれの場合も、バーチャルプロトタイプは、設計の品質向上において大きな役割を果たします。 多くの電源設計者が、パワーステージの重要デバイスの電力損失や電圧/電流ストレスを推定するのに、SIMPLISを上手く活用するようになってきています。SIMetrix/SIMPLISのモデル抽出機能が改良されたことで、これまで以上にFETやダイオード用のSIMPLISデバイスモデルを最適化し、使用時の動作状態(温度、最大電流、逆電圧を含む)を反映させられるようになっています。 ぜひSIMPLISを以下の測定にご活用ください:

  • PFCスイッチング損失

      Download File: Measuring switching losses in a PFC converter with SIMPLIS (pfc_switching_losses.pdf).

  • PFCコア損失

      Download File: Measuring core losses in PFC inductor with SIMPLIS (pfc_inductor_losses.pdf).

 

起動/シャットダウン/故障状態の性能

過渡解析はSIMPLISの主力となるシミュレーションです。バーチャルプロトタイプで行おうとする様々なテストでは、数百ものDC-DC変換サイクルをシミュレーションする必要があります。他のシミュレーションソフトでもそのような解析を実施することは理論的には可能ですが、SIMPLISの過渡解析はそのスピードが速いので、これらの性能のテストが現実的に可能になります。 このサンプル回路をダウンロードできます。:Download this example circuit

以下のサイトからこの説明をご覧いただけます。

http://www.youtube.com/watch?v=8tuQmLCxGrA

結論

スピードの必要性

バーチャルプロトタイピングのプロセスでは、シミュレーションの高速化が求められます。バーチャルプロトタイプの最終テスト結果を出すためには、通常それぞれ10~20の予備シミュレーションを行い、回路設計とシミュレーションモデルの「形を整え」、設計者がテストしたいバーチャルプロトタイプに相当する状態まで持って行く必要があります。

問題となるのはシミュレーションのスピードだけではありません。シミュレーションモデルを「収束」させるために要する時間はすべて無駄な時間となります。スイッチング電源の場合、これがSIMPLISとSpiceとの決定的な違いの一つです。SIMPLISでは、複雑なスイッチングシステムのモデリングを行う際、「収束」を中心とした考え方はしません。

ほとんどのSIMPLISのシミュレーション時間は分単位ではなく秒単位となるため、収束の問題は大幅に軽減され、設計プロセスの前半段階で結果待ちに費やされる時間は最小になります。そのため、設計者は「シミュレーションのどこに問題があるのか」ではなく、「自分の設計のどこに問題があるのか」に集中できるようになります。

 

SIMPLISでハードウエアの繰返し試作の低減

以下のデータはカスタムと標準の電源を製造する3つの主要企業における、5箇所の大きな組織での詳しい調査結果です。

 

  • 調査期間中(6から9か月間)、全ての工程変更におけるそれぞれの設計変更の内容について調べました。そして、それが新しい基板(PCB)のレイアウトを訂正する必要があったかどうかを赤で示してあります。
  • 最も痛手となる設計変更は追加のハードウエアの繰返し試作です。次の図の緑で示したように、これらの設計エラーの50%はPCBのレイアウトをする前にシミュレーションをすれば分かったはずです。

SIMPLISで設計エラーの検知

シミュレーションによって検知された設計エラーは緑で囲ってあります。端的に言って51%の設計エラーは検知出来て、56%の設計エラーはPCBレイアウトの追加的な変更を強いられています。

これらの設計エラーを検知して、ハードウエアを製作する前に訂正すれば、大変な経済的効果が生まれます。この効果は設計プロセスをどんなに改善しても比べ物にならないくらい大きなものです。

 

SIMPLISでPCB悪循環の排除

実際には、PCBの変更の内の約1/3は、一個以上の設計エラーに依るものです。回避できるPCBの悪循環の比率を決めるには、検知可能なエラーだけによる設計変更の比率をみる必要があります。

この図はPCBっレイアウトを訂正することが必要な設計エラーだけを示しています。シミュレーションにより検知できるエラーは緑で示してあります。設計変更指示 (ECO)には新しいPCBを必要とする複数の設計エラーを含むかも知れません。新しいレイアウトを避けるには、設計変更指示 (ECO)にあるこれらの設計エラーをバーチャルプロトタイプのテストで必ず検知しなくてはいけません。これらのデータが示すように、バーチャル(仮想)プロトタイプで、56%の検知された新しいレイアウトが必要な設計エラーのうち33%のPCBレイアウト変更は防ぐことができるようになります。

 

SIMPLISで設計資源の再利用を促進する

電源回路のバーチャルプロトタイプの回路図は新しい設計の資源として効率よく使えます。バーチャルプロトタイプを設計データベースに保存すれば、回路図と部品リスト及びこの回路の評価が将来再利用できます。

SIMPLISを使った設計資源の再利用の主な利点は以下の通りです:

» 速く、予測可能な設計
» より理解が深まり、回路の改善された応用
» 学んだ教訓はシステマティックにとらえられ共有される
» 設計によりよい選択が可能